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高密度芯片封装基板优化设计是现代集成电路工艺发展的主要方向之一。布线密度加大、板层数加多、高频特性带来的信号完整性问题以及高功耗带来的电源完整性问题是高密度芯片封装基板设计要考虑的主要因素。因此，基本设计的好坏直接决定产品设计的质量，基板一次成功设计可以大大缩减产品的设计周期。
论文对高密度封装基板的设计问题进行了研究，主要内容包括:(1)深入了解了高密度封装基板的结构、设计技巧及生产工艺。(2)分析了高速电路的传输线理论，并以此为基础讨论了反射、串扰现象的起因;分析了电源完整性，并以此为基础讨论了目标阻抗及同步开关噪声;分析了工程上常用的解决办法及其适用范围，为高密度封装基板设计提供理论依据。(3)基于Cadence公司的APD设计软件，根据设计参数，对基板的信号分配进行最佳规划，对信号进行分割处理，利用Valor软件进行DFM分析，确保基板在生产及装配中无设计问题，保证生产的可靠性。(4)根据设计要求，查询PCIE3.0，GDDR5总线参数，运用Cadence及Ansoft软件进行电源完整性分析及信号完整性分析，并验证了基板上最小的线间距Memory走线串扰，满足设计要求。设计中的创新点为:1.在设计流程的优化方面，创新利用Viapattern模式进行设计，模块化设计能缩短设计时间，同时提高设计的规范度。2.在解决电源完整性方面，提出了立体嵌入式电容解决方案，解决了大电流的芯片目标阻抗设计难题。3.在解决信号完整性方面，发现并仿真验证通过VoidPCIE的Ballpad邻近的参考层的做法，能有效减少信号线的电容寄生参数，改善信号质量。
论文以显卡设计为例，在设计中总结出科学的设计流程，设计技巧，对其他高密度封装基板设计有借鉴意义。同时为了进一步验证所提出来的电源和信号完整性的解决方案的有效果性，通过仿真对设计进行对比验证，仿真结果显示添加立体式嵌入式电容解能够降低87MHZ到1GHZ之间的电源阻抗，使基板的电源目标阻抗达到了1.165mohm，最终满足芯片规范;VoidPCIE的Ballpad邻近的参考层，使信号的差分眼高提高了104mv,最终满足PCIE3.0的规范。论文所做的研究工作对提高高密度封装基板设计的可靠性及缩短其设计周期具有一定参考价值。