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前向纠错(FEC)技术可以在很大程度上降低通信系统中的误比特率。在适应不同通信环境的前向纠错方案中会采用不同的信道编码或它们的不同组合方式。由于卷积码与里德一所罗门(RS)码具有很好的互补特性，在ETSI数字地面传播标准，即DVB-T标准中采用了卷积码级联里德—所罗门码的前向纠错方案。
在适用于DVB-T标准的接收系统中，必须具备针对里德—所罗门码和卷积码的前向纠错解码模块。本文首先研究了伽罗华(Galois)域的RS编码及卷积码编码的原理，在RS解码算法基础上对RS码的几套解码方案进行了对比研究，给出了RS解码器具体的设计方案以及各部分的具体框图和电路结构；而在卷积码部分，对其译码算法进行了讨论，并针对其中的维特比(Viterbi)译码算法的常规实现方案进行了对比研究，也给出了Viterbi译码器的设计方案以及各部分的具体框图和电路结构。本文设计的重心主要放在了芯片面积的节省上，在达到性能要求的前提下，尽量做到面积最省。RS解码器部分特别提出了关键方程求解的复用结构，Viterbi译码器部分则依靠加比选单元的复用技术。
最后给出了设计方案的具体实现，实现过程严格按照数字集成电路的设计流程进行，首先是Verilog硬件语言描述，再采用 matlab 与 VCS，算法级与RTL 级相结合的方式进行功能验证，而后再利用Design Compiler工具进行综合优化，并给出了最终仿真验证和逻辑综合的结果和报告。最终结果表明在低于30MHz的系统时钟下，本文设计实现的RS解码器和Viterbi译码器分别只有23303门和1534门(不包括RAM)的规模，芯片面积有较大节省，而处理速度也能达到：DVB-T 标准20Mbps的基本要求。