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静电放电保护电路设计问题是SOI CMOS可靠性设计中的一个重要环节之一.本文综合研究了当前SOI ESD保护技术发展的最新动态,并由此成功设计出适合于部分耗尽SOI的ESD保护电路,主要的工作和研究成果包括:1)总结和概括了四种静电放电的模型:人体放电模型HBM、机器放电模型MM、器件充电模型CDM和电场感应模型FIM,比较了这四类静电放电现象的放电电流大小.2)总结和概括了一套准确而快速的静电放电测试方法,以及在做测试分析时一套正确的判断标准.3)研究了SOI MOSFET器件的热流模型以及它的二次"snapback"现象,比较了各种SOI ESD保护器件的优劣.4)设计了SOI ESD保护电路的版图,包括各种尺寸的栅控N<'+>N<'->P<'+>(N<'+>P<'->P<'+>)二极管、B/G-C DTMOS二极管,限流电阻以及多晶硅梳状放电栅.确定了部分耗尽SOI工艺流程以及多晶硅梳状放电栅制备的工艺流程.5)对部分耗尽SOI ESD实验电路进行了HBM和MM静电放电实验,通过实验研究了栅控N<'+>N<'->P<'+>(N<'+>P<'->P<'+>)二极管的沟道长度和沟道宽度,限流电阻以及电火花隙等因素对保护电路的ESD可靠性的影响.栅长6μm,栅宽600μm的栅控二极管的V<,HBM ESD>=4500V,而栅长6μm,栅宽200μm的栅控二极管加限流电阻的组合的V<,MM ESD>=350V.6)对CMOS/SOI 64kb SRAM电路进行了HBM和MM静电放电实验,通过实验研究了不同的初始硅膜厚度以及隐埋氧化层厚度对电路ESD可靠性的影响.在Smart-Cut材料上得到了64kb SRAM的双向端的V<,HBM ESD>=5000V,输入端V<,MM ESD>=350V,而64kb SRAM整体抗静电放电的能力Smart-Cut材料在2000V以上,SIMOX材料也在1500V以上.