【摘 要】
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可重构运算结构设计是近年来发展起来的一种新兴设计理念,它正好迎合了上述处理需求.该文提出了一种基于大规模乘法累加器阵列的可重构数据信号处理器结构及其芯片GA3816的实
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可重构运算结构设计是近年来发展起来的一种新兴设计理念,它正好迎合了上述处理需求.该文提出了一种基于大规模乘法累加器阵列的可重构数据信号处理器结构及其芯片GA3816的实现.芯片GA3816可以进行内部资源重组,以实现FFT、FIR与时域卷积三种数字信号基本处理形式.它基于超深亚微米0.18um CMOS工艺设计,内部运算时钟高达80MHz,器件规模410万门.GA3816具有超强的256亿次乘法累加每秒峰值运算能力,并由此运算4096点正逆向FFT时间仅需25.6us,计算4000点滑窗滤波仅需1.262us.在目前的DSP芯片市场上,芯片GA3816的数据处理能力具有较强竞争力.通过对相关滤波算法及现行体系结构的研究,文中提出了改进的算法及可重构的器件实现结构.内部共计160个定点实数乘法累加器,构成了芯片核心运算部件,其阵列结构的控制与运算,直接影响着芯片整体性能.芯片的应用灵活性得益于内部可控的开关与多路选择器,而芯片的杰出性能则因其独特的并行结构与流水线操作得以保证.随着芯片规模的不断增大,验证工作在整个VLSI设计中扮演越来越重要角色.为提高验证质量,我们构建了一种基于时序精度级C++参考模型的验证平台,并由此确立了应用Altec ActiveHDL与Synopsys VCS等EDA软件的验证流程.它使得验证工程师可以集中全部精力以提高测试向量功能覆盖率,并大大有助于设计工程师及时发现代码中隐藏的Bugs.在超深亚微米集成电路设计阶段,电路线延迟成为不可忽略的因素.面对综合过程中由此产生的新问题,一些传统的综合策略与方法已无能为力.该文结合逻辑综合过程中遇到的疑难点问题及其解决办法,详细讨论了芯片GA3816的逻辑综合过程.恰当的综合流程及策略,对提高系统整体性能、降低布局布线风险、减少综合反复次数、缩短芯片上市时间都具十分重要意义.
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