【摘 要】
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随着多核高性能微处理器的运算能力的飞速进步,芯片对于数据交互带宽的需求也日益增长,因此微处理器的高速有线互连电路的设计在近些年逐渐成为了高性能微处理器设计的关键技
【出 处】
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中国科学院研究生院 中国科学院大学
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随着多核高性能微处理器的运算能力的飞速进步,芯片对于数据交互带宽的需求也日益增长,因此微处理器的高速有线互连电路的设计在近些年逐渐成为了高性能微处理器设计的关键技术之一。在主流的高速I/O总线协议当中,以HyperTransport以及QuickPath技术为代表的源同步时钟结构的高速并行互连电路因其所具有的高能量效率以及抖动跟踪特性等优势成为了多处理器间进行快速数据交互的主要方式。
在集成电路工艺进入32nm时代后,高速I/O系统的设计主要面临两个挑战:一方面晶体管特征尺寸的减小使得PVT变化以及器件失配等因素对电路性能的影响加大,这就提高了对于高速I/O电路的设计可靠性的要求。另一方面工艺的进步使得数字电路相对于模拟电路在功耗、集成度方面的优势越发明显,采用全数字方式来实现电路中各模块的功能就显得十分重要。
高速I/O电路主要由发送端与接收端两部分组成。在对于高速I/O的系统设计进行了分析后,本文聚焦于源同步结构的接收端电路设计。结合上述两点挑战,本文首先在32nm工艺下完成了工作速率为4Gb/s的低功耗源同步接收端的电路和版图设计,通过应用宽共模输入范围放大器、高精度全局时钟分布以及时钟延时匹配电路保证了接收端电路的可靠性。后仿真验证电路可在PVT变化下稳定工作。
其次本文提出了一种适用于源同步高速I/O接收端的全数字时钟偏差消除电路的设计。该设计在32nm工艺下通过相位插值器及阁楼结构数字延时链的组合实现了高精度数字延时链,经仿真验证电路可以在8Gb/s的数据速率下有效的消除采样时钟的相位偏差。应用本文所设计的时钟校准单元将有效解决接收端电路因时钟偏差所导致的速度瓶颈并有效提高接收端系统的能量效率。
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