论文部分内容阅读
随着集成电路制造技术的飞速发展,集成规模的不断扩大和集成度的不断提高,功耗对电路的影响成为集成电路设计者必须考虑的因素。相关资料显示,集成电路的功耗随着工艺的发展而不断增加。功耗的不断增加,不但浪费资源,而且会带来一系列问题,如芯片失效、制造成本提高、影响环境等。因此,降低集成电路的功耗势在必行。
在数字集成电路中,最常用的元件是锁存器和触发器。它不但是信号开始和结束的路径,而且也是每个时序电路中必不可少的组成部分。一种高性能处理器的功耗分析表明,很大一部分的时钟功耗是用来驱动时序元件的。因此,降低锁存器和触发器的功耗,尤其时钟分配网络的功耗,是降低芯片总功耗的关键。
本文的主要工作和创新如下:
首先,详细分析了CMOS电路的功耗来源,分别从工艺级、版图级、门级、寄存器传输级、系统级、电路级来介绍目前主要的低功耗设计技术和优化方法。
其次,详细分析了能量回收技术的原理及实现,并在能量回收技术的指导下和传统结构的启发下,设计出了单边沿触发静态差分触发器(SETSDFF,single-edge triggeredstatic differential flip-flop)。SETSDFF的优点如下:采用静态互补CMOS结构锁存方式,使电路具有性能好、静态功耗为0等优点；动态的时钟电路设计,不但可以降低电路的动态功耗,而且可以提高电路的速度；双轨输入数据的方式,有助于减少电路的响应时间,从而提高系统的速度。
再次,在本文设计出SETSDFF的基础上又设计了双边沿触发静态差分触发器(DETSDFF,double-edge triggered static differential flip-flop),并分别从功耗、时间特性、版图面积等方面详细比较了单边沿触发器和双边沿触发器的优劣。
采用Spectre软件在SMIC0.35um CMOS标准工艺下仿真电路结构,供电电源为3.3V,温度为27℃。验证结果表明,SETSDFF在时钟频率为40MHZ,50％数据转换行为时,方波时钟控制的触发器消耗的能量为133.7uJ,而正弦时钟控制的触发器消耗的能量仅为76.4uJ。DETSDFF在频率为200MHZ,数据转换行为为100％时,其功率消耗是310.6 uW。
最后,对这一课题的研究进行了总结,并对今后的研究方向做了进一步展望。