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随着集成电路规模及复杂度的增加，对于封装之后芯片，如何高效的进行测试一直困扰着芯片的设计人员。可测性设计是指集成电路在进行系统和逻辑设计的同时，添加一些测试优化电路，使芯片的内部逻辑变得可观察、可控制。
目前可测性设计已经成为大规模集成电路设计中不可或缺的一部分。本文首先对可测性设计的方法进行研究，详细说明了三种可测性设计方法的原理、实现过程及结果。它们分别是：1、内建自测试，它用来对芯片中的嵌入式SRAM进行测试，文中重点分析了SRAM的测试模型，然后采用march2测试向量生成算法实现对17个SRAM的MBIST设计；2、全扫描链，它用来对芯片的流水线结构进行测试，GPS基带芯片中共加入了20条扫描链，错误覆盖率达到了96.32％；3、边界扫描，主要用来进行板级互连线的测试，在GPS基带芯片中共定义了5条边界扫描指令：extest、Bypass、Sample/preload、idcode、mbist，并建立了一个标准JTAG接口。
在完成DVT设计之后，本文详细介绍了逻辑综合的脚本约束、布局布线、静态时序分析、后仿真、设计规则检查、封装等后端流程。目前，GPS基带芯片已经完成了最终测试，并流片成功。芯片的面积为5*5.4平方毫米，功耗为500mW(在62MHz频率下测得)。