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当今人类社会是信息飞速发展的时代，尤其电子信息技术已经广泛应用到多个领域，小到使用电子手持设备，大到促进国防建设。由于目前人们快节奏的工作生活，借助处理电子信息核心的微处理器产品已完全取代了传统的交流沟通方式。因此，高性能微处理器的研究将成为整个电子信息技术的关键和焦点内容，其中微处理器的结构设计又是微处理器设计的核心内容。
本文运用verilogHDL硬件描述语言实现微处理器中的取指译码模块电路设计之后，对微处理器中的发射模块进行了研究，最后运用VCS仿真工具对微处理器结构完成软件模拟验证。论文研究的具体工作如下：
1)取指译码模块设计：取指令能力的高低对微处理器的性能有很大影响。使用指令Cache可以缓解微处理器和存储器之间的性能差距，来提高微处理器的指令取指能力，进而提高微处理器的性能。运用verilogHDL硬件描述语言设计完成满足四取指、四译码结构的设计需求的硬件电路。
2)取指译码、部分发射模块的延迟调优：速度是衡量芯片性能的三个标准之一。要想设计出的芯片具有市场竞争力，必须有较优的延迟。本次设计是运用SMIC0.13μm工艺库下进行逻辑综合，系统时钟周期为3.3ns，即目标工作频率达300MHZ。通过微处理器结构设计部分的调延，最终满足预期目标。
3)微处理器的结构功能验证：验证是芯片流片的瓶颈，探究高质量的验证环境显得相当重要。本文对微处理器结构进行了C建模模拟，基于SV自动对比平台，进行整个微处理器结构功能验证，包括RTL功能仿真，门级网表功能仿真以及反标延迟信息的门级网表功能仿真。为了保证功能验证的完备性，在被测设计通过基本测试之后，对微处理器结构设计完成功能覆盖率验证，覆盖率达到100％。