CMOS锁相环时钟发生器的设计与实现

• 作 者: 张丽娟
• 机 构: 华南理工大学
• 出 处: 华南理工大学
• 发表日期: 2008年期
• 关键词: 电荷泵锁相环 电荷泵锁相环时钟发生器 时钟发生器响应速度 响应速度环路带宽 环路带宽环路滤波器 环路滤波器

电荷泵锁相环具有易集成、低功耗、无相差锁定以及低抖动等优点,运用十分广泛。本次设计主要研究基于电荷泵锁相环的时钟产生电路,采用自顶向下的设计方法,从系统、电路、版图三个方面对电荷泵锁相环的性能进行优化。
在系统级,本文首先对电荷泵锁相环中各模块进行分析,建立其数学模型,再利用MATLAB进行整体电路的建模仿真,根据系统的稳定性、响应速度和环路带宽等性能指标,推导出了各电路模块的参数--电荷泵的电流值、环路滤波器的电阻、电容值等,并分析了各电路模块的参数设置对系统性能的影响,重点研究了环路滤波器的结构及参数对系统性能的影响。
在电路级,选择合适的电路拓扑结构,根据系统设计的结果设置了合适的电路参数,仿真、优化并最终实现整个电荷泵锁相环。此外,在本次设计中,考虑了锁相电路的测试,并针对锁定时间以及压控振荡器增益进行了内建自测试电路的设计。
在版图级,本次设计在综合考虑了天线效应、闩锁效应等效应的基础上完成锁相电路版图的设计与优化。
最后,本文给出了基于和舰0.18μm COMS双阱工艺的仿真结果。仿真结果表明,本文所设计锁相电路在各种条件下,锁定时间均小于18μs,功耗小于等于6mw,输出频率占空比在50±2％范围内,周期间抖动约为18ps,并且该电荷泵锁相环芯片面积为60μm×190μm,其中,测试电路所占面积为整个芯片面积的3％,与设计要求符合的很好。