【摘 要】
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SOC系统设计对集成电路的功耗和时钟的灵活性提出了更高的要求，并且，功耗与时钟的频率成正比。所以设计一种能够降低系统功耗和提供灵活时钟的时钟发生器，不仅具有很高的理
【机 构】
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电子科技大学电子与科学技术研究院 成都610000
【出 处】
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综合电子系统技术教育部重点实验室暨四川省高密度集成器件工程技术研究中心2012学术年会
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SOC系统设计对集成电路的功耗和时钟的灵活性提出了更高的要求，并且，功耗与时钟的频率成正比。所以设计一种能够降低系统功耗和提供灵活时钟的时钟发生器，不仅具有很高的理论研究意义，同时还具有很广的工业应用价值。本文设计了一种基于FPGA的可在线变频的时钟发生器。该时钟发生器使用PLL的动态重配置功能实现，这样用户就可以在不重新生成FPGA的配置文件的情况下，在系统工作的过程中，动态地调节时钟的频率、相位，从而达到给SOC提供灵活的时钟和降低系统功耗的目的。本文的设计经过Modelsim仿真和FPGA验证，均表明是完全正确和可靠的。
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