【摘 要】
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本文阐述了一种16×16+ 32bit带饱和处理的融合乘加单元的优化设计.在乘法器的设计中,采用modified-booth算法.并将被加数作为乘法器的一个部分积,参与到wallace-tree阵列中
【机 构】
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国防科技大学计算机学院 长沙410073
【出 处】
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第十四届计算机工程与工艺会议(NCCET'10)
论文部分内容阅读
本文阐述了一种16×16+ 32bit带饱和处理的融合乘加单元的优化设计.在乘法器的设计中,采用modified-booth算法.并将被加数作为乘法器的一个部分积,参与到wallace-tree阵列中来完成融合乘加运算,对于wallace树,采用了一种新型结构,使得乘加器的功耗和面积进一步降低.本文给出了设计优化后关键模块的延时和面积分析.结果表明,3-2压缩器和4-2压缩器比5-3压缩器和其他压缩器组成的wallace tree在延时和面积上更优.
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