【摘 要】
：
本文介绍了算术SIMD模块的电路设计,介绍了指令的操作及实现算法,根据指令特点提出结果产生的两级选择结构,采用有限动态电路设计了SIMD加法器.用NANOSIM工具实现了版图后模拟及时序分析的自动化,版图后延时控制在750ps以下,能很好的达到设计中的一款3SP芯片对SIMD模块的时序要求.
【机 构】
：
国防科技大学计算机学院 长沙 410073
【出 处】
：
第十二届计算机工程与工艺全国学术年会(NCCET08)
论文部分内容阅读
本文介绍了算术SIMD模块的电路设计,介绍了指令的操作及实现算法,根据指令特点提出结果产生的两级选择结构,采用有限动态电路设计了SIMD加法器.用NANOSIM工具实现了版图后模拟及时序分析的自动化,版图后延时控制在750ps以下,能很好的达到设计中的一款3SP芯片对SIMD模块的时序要求.
其他文献
本文通过间断式氧化实验，结合氧化增重曲线、XRD、XPS和SEM-EDS研究了不同SiC体积分数原位合成MoSi2-SiC复合材料的氧化行为。1000h氧化结果表明：复合材料的氧化抗力明显好于单一MoSi2，材料均未发生“pest”现象。氧化膜的相组成为MoO3、非晶SiO2和β-SiC-过程样品表面经XPS和SEM—EDS分析表明：材料氧化优先发生在相界处，初生氧化物以无定形态存在；孕育期阶段，
本研究采用真空电弧炉熔炼制备FesoAl5o合金，Fe50Al50合金的穆斯堡尔谱线为单峰，这说明完全有序B2-FeAl合金是无磁性的。将有序B2-FeAl合金进行球磨100、120小时后，再测量该粉末的穆斯堡尔谱，得到的是展宽的多峰谱线。这表明，球磨后合金样品发生了有序-无序转变，可以通过无序化来提高FeAl合金的磁矩。
本文对凝胶浇注法制备La0.7Ca0.3CrO3粉体及其性能进行了阐述。用La(NO3)3·6H2O，Cr(NO3)3·6H2O和Ca(NO3)2·4H2O为原料，由凝胶浇注(gel-casting)法制备的干胶在1000℃加热，可得到平均粒度为94nm的钙钛矿结构的La0.7Cao.3CrO3纳米粉体，成相温度低于常用的固相反应法。在1350℃烧结5h后能达到94％的相对密度，在此密度下测量的电
本文借助于SEM和TEM，观察并研究了CuW70合金在动态和静态变形过程中的微观组织。用系统分析的方法定义其疲劳损伤参数，同时，对材料的三点弯曲疲劳损伤过程进行了定量跟踪分析。结果表明，CuW70合金组织为钨铜两相组成，彼此不相溶，界面清晰，结合完好，未见夹杂孔洞;经变形可较大幅度地提高铜钨合金的硬度。CuW70合金形变强化机理是，首先在钨铜两相假合金中的铜相因受力而发生滑移，引起加工硬化，而铜钨
本文基于ODSP的片上调试系统,设计并实现了异构多核QDSP调试环境-YHFT-MIDE.YHFT-MIDE既保证了单核独立调试的基本功能,同时又提供了支持多核软件协同调试的命令广播功能和交叉触发功能.目前,YHFT-MIDE基本功能已经实现,测试表明YHFT-MIDE界面有好,性能稳定,已经达到设计要求.
精确中断是现代处理器的基本功能.本文针对多线程处理器精确中断现有实现方法在复杂性和性能方面的不足,提出了适用于多线程的获得异常指令PC的方法和浮点流水线异常预测机制.对比传统方法,这2个设计很好的解决了当前多线程处理器精确中断机制设计中存在的指令控制的复杂性和长流水线异常预测机制的问题。
随着多核芯片的广泛使用,越来越需要在软件技术上做相应的改进,以适应多核的需要并更好的发挥多核芯片的效能.在面向多核的软件技术中,自旋锁(spinLock)技术是最有代表性的技术之一,其在多核之间的同步和互斥过程中发挥着关键性的和不可替代性的作用。本文阐述了自旋锁的原理,机制及其实现过程,并给出了自旋锁在同构多核处理器架构下的实现过程.
电荷泵是锁相环型时钟数据恢复电路的关键电路之一.本文深入分析了几种常见的电荷泵的优点及缺点,提出了一种通过改进电荷泵的上拉支路来改善性能的改进电荷泵电路.采用0.13um CMOS工艺设计并实现了本文提出改进的电荷泵电路,版图的SPICE模拟结果表明:改进的电荷泵电路的输出工作频率达2.5GHz,在充放电脉冲为200ps时仍然开关良好,低通滤波器上VCO控制电压范围为0.3V-1V、可有效减少VC
本文以0.5μm PD SOI标准单元库设计为例,从减小标准单元面积、提高可靠性和加快设计速度三个方面,介绍了标准单元库设计的关键技术.对实际工程中遇到的关键技术问题和解决方案进行了总结归纳.
DSP-DX是国防科技大学计算机学院正在研制的一款高性能数字信号处理器.本文介绍了DSP-DX处理器专用地址计算单元的全定制设计.该设计在实现算法结构优选的基础上,采用逻辑优化,电路尺寸优化、动静混合电路设计、版图互连单元化等技术来提高设计的性能、降低功耗和减少面积.该设计基于0.13μm CMOS工艺,版图后模拟的结果表明,其关键路径的延时为1.15ns,满足600MHz的设计要求.