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采用并行数字相关器解扩的系统,其本地PN码的控制十分关键。滑动相关的办法可以减少资源耗费,并行实现又可以提高捕获速度。整个系统用verilog语言描述,并给出关键部分代码和布局布线后仿真图。
并行数字相关器的FPGA实现
【摘 要】
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采用并行数字相关器解扩的系统,其本地PN码的控制十分关键。滑动相关的办法可以减少资源耗费,并行实现又可以提高捕获速度。整个系统用verilog语言描述,并给出关键部分代码和
【机 构】
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电子科技大学通信学院
【出 处】
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2004年中国西部青年通信学术会议
【发表日期】
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2004年期
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