【摘 要】
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本文介绍了65nm CMOS工艺下一款64×21b,1W/2R高速高密度SRAM的设计.采用读写端口分离的10管1W/2R SRAM单元,提升了读写操作的噪声容限.采用两级动态译码电路产生字线脉
【机 构】
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National University of Defense Technology, School of Computer Science, Hunan, Changsha 410073
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本文介绍了65nm CMOS工艺下一款64×21b,1W/2R高速高密度SRAM的设计.采用读写端口分离的10管1W/2R SRAM单元,提升了读写操作的噪声容限.采用两级动态译码电路产生字线脉冲、层次式位线和动态读出电路,提高了SRAM的速度,并降低了功耗.版图后的模拟结果表明,在典型工作条件下,存储器的读出延时为245ps,平均功耗为4.26mW.
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