【摘 要】
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采用溶胶-凝胶工艺(Sol-Gel)在Pt/Ti/SiO/p-Si衬底上成功制备了低漏电流BiTiO(BIT)铁电薄膜,对所得样品的漏导行为进行了研究.研究表明,BiTiO薄膜的漏电流密度在±3V偏压下低
【机 构】
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桂林电子工业学院信息材料科学与工程系(广西桂林)
【出 处】
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第五届中国功能材料及其应用学术会议
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采用溶胶-凝胶工艺(Sol-Gel)在Pt/Ti/SiO<,2>/p-Si衬底上成功制备了低漏电流Bi<,4>Ti<,3>O<,12>(BIT)铁电薄膜,对所得样品的漏导行为进行了研究.研究表明,Bi<,4>Ti<,3>O<,12>薄膜的漏电流密度在±3V偏压下低于10<-9>A/cm<2>,满足器件应用的要求.在不同场强下薄膜的漏导机制不同,而且正向和负向电场作用下I-V曲线明显不同,正向漏电流明显小于负向漏电流.电压低于2V时,薄膜以欧姆导电机制为主,电压在2~5.4V(加正向电压)或2.2~3.6V(加负向电压)时,BIT薄膜应以Schottky emission导电机制为主,而对于较高的场强下,BIT薄膜以Space-charge limited currents(SCLC)导电机制为主.
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