快速可编程逻辑工具改进设计

• 出 处: 电子设计技术
• 发表日期: 1998年09期
• 关键词: 设计过程 设计约束 Xilinx 时钟频率 物理布局 时序仿真 verilog 程序利用 行为级 运行速度

QuickLogic和Xilinx两家公司均已改进了各自设计工具包的性能。QuickLogic公司的QuickWorks7.0版本FPGA设计工具包采用了该公司pASIC3系列的高速版本,使新设计的器件速度提高25～50％。该设计工具包还新增一个接口,它能够接受针对一块芯片或芯片某些部分的设计约束。可以规定多时钟频率、时钟输出迟延和设

Both QuickLogic and Xilinx have improved the performance of their design kits. QuickLogic’s QuickWorks7.0 version of the FPGA design kit incorporates the company’s pASIC3 family of high-speed versions of the newly designed devices by 25 to 50% faster. The design kit also adds an interface that accepts design constraints for a portion of a chip or chip. Multi-clock frequency, clock output delay and setting can be specified