用传输门VCO和动态PFD设计低功耗CMOS琐相环(英文)

• 作 者: 袁寿财 郑月明
• 机 构: 西安交通大学电子与信息工程学院电子科学与技术系,西安交通大学电子与信息工程学院电子科学与技术系 西710049,西710049
• 出 处: 电子器件
• 发表日期: 2005年04期
• 关键词: 传输门 锁相 低功耗 反相器 压控 锁相环电路 震荡器 电源电压 工艺设计 功耗

锁相环(PLL)是VLSI系统的重要单元电路之一,为了实现高速低功耗的CMOS锁相环,用传输门VCO和动态反相器PFD电路设计CMOS锁相环。传输门结构VCO具有高速、低电压和低功耗的特性,而动态反相器PFD具有功耗低和面积小的特点。SPICE模拟表明,当电源电压为2.5V时,基于0.6μmCMOS工艺设计的CMOS锁相环电路,工作频率高达1000MHz,而功耗低于50mW。

Phase-locked loop (PLL) is one of the important unit circuits of VLSI system. In order to realize high-speed and low-power CMOS phase-locked loop, a CMOS phase-locked loop is designed by transmission gate VCO and dynamic inverter PFD circuit. Transmission Gate Structure The VCO features high speed, low voltage and low power consumption, while the dynamic inverter PFD features low power consumption and small area. SPICE simulation shows that when the supply voltage is 2.5V, the CMOS PLL circuit based on the 0.6μm CMOS process design can operate at frequencies up to 1000MHz and consume less than 50mW.