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对于设计像ＭＰＥＧ２视频解码器的复杂系统，关键的难点是其系统结构的设计。 设计了一种适合ＶＬＳＩ实现的ＭＰＥＧ２解码器的系统结构。它支持ＭＰＥＧ２（ＭＰ＠ＭＬ）码流，并且兼容ＭＰＥＧ１码流。为了设计和优化这个结构，采用硬件描述语言ＶＨＤＬ设计了系统级的ＭＰＥＧ２视频解码器。此解码器在Ｖｉｅｗｌｏｇｉｃ系统中进行了模拟，并且对一些码流进行了测试验证。