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高速浮点乘法器设计

来源 :电路与系统学报 | 被引量 : 0次 | 上传用户：sun8888

【摘要】

：

设计了一种符合IEEE-754标准的32bits高速CMOS浮点乘法器.该乘法器采用MBA算法和基于4:2 compressor的树型结构完成Carry Save形式的部分积压缩,再由高速Carry Select加法器

【作者】

：

【机构】

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东南大学,东南大学

【出处】

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电路与系统学报

【发表日期】

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2005年6期

【关键词】

：

乘法器 Modified BOOTH algorithm 4:2 COMPRESSOR ROUND full ADDER multiplier modifie

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设计了一种符合IEEE-754标准的32bits高速CMOS浮点乘法器.该乘法器采用MBA算法和基于4:2 compressor的树型结构完成Carry Save形式的部分积压缩,再由高速Carry Select加法器求得乘积.电路设计采用了新型的高速加法运算单元.乘法器采用0.35(m制程,内含19,197个晶体管.3.3V工作电压下(室温),乘法器延迟时间为3.807ns,功耗为107mW@100MHz.

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