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通过赛灵思ISE及工具行为方式深入了解TS_clk约束,在FPGA设计方案中获得高效率时序收敛.
使用时钟周期约束的优势
【摘 要】
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通过赛灵思ISE及工具行为方式深入了解TS_clk约束,在FPGA设计方案中获得高效率时序收敛.
【机 构】
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新加坡南洋理工大学高性能嵌入式系统博士生中心
【出 处】
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电子产品世界
【发表日期】
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2012年4期
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