适用于片上并行计算阵列的超精简处理器架构

• 作 者: 周韧研 刘雷波 魏少军
• 机 构: 清华大学移动计算研究中心,清华大学微电子学研究所,清华信息科学与技术国家实验室
• 出 处: 电路与系统学报
• 发表日期: 2012年2期
• 关键词: 超精简处理单元 并行计算 图像处理 ultra-reduced microprocessor parallel computing image proces
• 基金项目: 科技部重大专项（2009ZX03006-004）,国家自然科学基金（60803018）

提出一种超精简处理单元架构。该处理单元基于运算一跳转式单指令处理器体系。使用指令优化和内部总线上加速器，该处理单元能够执行传统算术运算式单指令处理器难于执行的高效位运算以及执行效率较低的数据转移操作。以该处理单元构成的片上大规模并行计算阵列可用于图像处理等局部性强、实时性要求高的计算任务。包含有该处理单元架构的16×16的原型阵列已经在FPGA上实现，性能达30．7GOPS@120MHz，平均功耗39．5mw。