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卷积码作为信道纠错编码在通信中得到了广泛的应用，而其相应的Viterbi译码器随着约束度N的增大其硬件复杂度成指数增加，硬件复杂度的大小决定译码速度。采用预计算的思想，避免了常规算法中的重复计算；对Viterbi译码器的核心模决ACS进行了优化设计，提出了一种FPGA实现方案，简化了接口电路、提高了速度。