【摘 要】
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伴随数字电路系统设计复杂性的增加,FPGA在设计中,时钟频率逐渐增高,导致时钟方案也越来越不胜繁琐,跨时钟域的问题也演变成了设计与验证中的最关键的一个点.为避免跨时钟域
【机 构】
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贵州航天林泉电机有限公司 贵州 贵阳 550081
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伴随数字电路系统设计复杂性的增加,FPGA在设计中,时钟频率逐渐增高,导致时钟方案也越来越不胜繁琐,跨时钟域的问题也演变成了设计与验证中的最关键的一个点.为避免跨时钟域的问题对FPGA的设计造成功能性的错误,对跨时钟域信号采取两级寄存,或多级寄存器的同步、握手协议和异常步骤FIFO等同步方法.在提出不检查时序的同时,SDF文件的修改和约束文件的三种仿真中技术的添加,都可完美有效的解决跨时钟域所产生的亚稳态现象对FPGA方针验证造成的影响.一个系统中存在多个时钟域,而信号在不同的时钟域之间进行传递时会带来由跨时钟域引起的亚稳态,从而导致对下一级逻辑电路的影响.
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