一种基于Verilog代码的任意分数分频器的设计

• 作 者: 任青莲 李东红
• 机 构: 太原科技大学电子信息工程学院,太原科技大学华科学院
• 出 处: 山西电子技术
• 发表日期: 2016年21期
• 关键词: 分数分频 VERILOG 设计 仿真 fractional frequency Verilog design simulation

分频器是数字系统设计中最常见的单元电路,对高稳定和准确的基准时钟源进行不同倍数的分频,以得到同样稳定和准确的信号,为各模块提供所需的时钟频率。介绍了一种分数分频器的实现方法,该分频器能对时钟源信号进行任意分数或小数倍分频,给出了该方法的设计原理及实现的Verilog代码,并利用QuartusⅡ软件进行了仿真,仿真波形与硬件结果都验证了设计的正确性。该方法结构简单,可避免出现竞争冒险和毛刺问题,并且修改方便,具有很好的可移植性,对任何分频器的设计都具有一定的借鉴意义。