VHDL设计中双时钟的实现

来源 :江苏教育学院学报(自然科学版) | 被引量 : 0次 | 上传用户:kevil2009
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介绍硬件描述语言的特点和VHDL描述时序逻辑电路时的限定条件,讨论了VHDL描述双时钟时序逻辑电路所遭遇的困难,并给出了两种解决方案.
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