【摘 要】
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提出一种新型RAM锁存器,通过引入并行充电支路,可避免开关电流和充电速度之间的矛盾。与传统结构相比,新结构不仅能提高充电速度,而且能降低短路功耗。此外,新结构中时钟负载
【机 构】
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北京大学微纳电子学系,教育部微电子器件和电路重点实验室,
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提出一种新型RAM锁存器,通过引入并行充电支路,可避免开关电流和充电速度之间的矛盾。与传统结构相比,新结构不仅能提高充电速度,而且能降低短路功耗。此外,新结构中时钟负载只有一个MOS管,能有效降低时钟功耗。Hspice仿真结果表明,新的RAM n-锁存器和p-锁存器速度分别提高12.8%和25.5%,功耗延迟积分别降低19.8%和26.9%。
A new type of RAM latch is proposed. By introducing a parallel charge branch, the conflict between the switching current and the charging speed can be avoided. Compared with the traditional structure, the new structure can not only improve the charging speed, but also reduce short-circuit power consumption. In addition, the new structure of the clock load with only one MOS tube, can effectively reduce the clock power consumption. Hspice simulation results show that the new RAM n-latch and p-latch speed increased by 12.8% and 25.5%, power delay products decreased by 19.8% and 26.9% respectively.
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