0.35μm CMOS 8.5GHz1∶8分频器的设计(英文)

• 作 者: 陆建华 王志功 田磊 陈海涛 谢婷婷 陈志恒 董毅 谢世钟
• 机 构: 东南大学射频与光电集成电路研究所,东南大学射频与光电集成电路研究所,东南大学射频与光电集成电路研究所,东南大学射频与光电集成电路研究所,东南大学射频与光电集成电路研究所,东南大学射频与光电集成电路研究
• 出 处: 半导体学报
• 发表日期: 2003年04期
• 关键词: 分频器 CMOS 8.5GHz1 工作带宽 逻辑电路 工作速率 收发机 源极 电源电压 topology 单元的

实现了一个基于触发器结构用 0 .35μm CMOS工艺实现的 1∶ 8分频器 .它由 3级 1∶ 2分频器单元组成 ,其中第一级为动态分频器 ,决定了整个芯片的性能 ,第二、三级为静态分频器 ,在低频下能稳定工作 .分频器采用源极耦合逻辑电路 ,并在传统的电路结构上进行改进 ,提高了电路的性能 .测试的结果表明 ,芯片工作速率超过8.5 GHz,工作带宽大于 2 GHz.电路在 3.3V电源电压下工作 ,每个 1∶ 2分频器单元的功耗约为 11m W,面积为35μm× 5 0μm .该芯片可应用于高速射频或光电收发机系统中

A 1: 8 divider based on a flip-flop structure implemented in a 0.35μm CMOS process is implemented, consisting of a 3-stage 1: 2 divider unit with the first stage being a dynamic divider that determines the overall chip Performance, the second and third stage for the static divider, stable at low frequencies work. Dividers using source-coupled logic circuit, and the traditional circuit structure to improve and improve the performance of the circuit. The test results show that , The chip operates at more than 8.5 GHz and the operating bandwidth is greater than 2 GHz. The circuit operates at a supply voltage of 3.3V and consumes approximately 11mW of power per 1: 2 divider cell and has an area of ​​35μm × 50μm. Used in high-speed RF or optoelectronic transceiver systems