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信号完整性的设计收敛已经成为当前超深亚微米集成电路物理设计流程中的关键问题.对信号完整性收敛产生不利影响的有三个因素:串扰、直流电压降和电迁移.其中影响最大的是串扰,串扰噪声会产生大量的时序违规、逻辑错误.讨论了噪声产生机理、建立了一个耦合电容分析模型,提出了解决噪声的策略.并且根据真实的设计实例,提出了几点有效的控制串扰的方法和观点.