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【摘 要】本文系统介绍了超大规模集成电路电路中微米级T-型制程技术的发展趋势以及存在的问题。
【关键词】微米；T-型制程；发展趋势
T-型制程技术是从改善制程结构来加强组件特性，特别是在高频运作方面。其中在制程和氧化层接口的制程宽度仍为微米尺，可以维持短信道组件的高驱动力优势；另一方面，在制程的上半部呈延伸的形状，所以截面较宽，可降低制程的寄生电阻。这可计算结果了解，在相同的延伸宽度条件下，L愈小，则改善的效果愈大。
当延伸宽度△L分别为0和0.1μm时，计算T-型制程宽度L的关系。其中假设T-型制程由单一材料组成，T1和T2分别为0.1和0.2μm ，制程寄生电阻的影响主要反应在电路的特性上。在数字电路方面，会造成逻辑闸传输的延迟。在RF电路方面，则会严重影响到组件的fmax及噪声特性。RF CMOS是近年来相当热门的研究主题，传统的RF IC市场基于高频特性的考虑，多为三五族半导体（如 GaAs）组件或Si双载子晶体管技术所主宰，CMOS由于受限于材料的性质，所以很少应用于此领域。不过进入微米纪元后，组件驱动能力明显的提升（～ l/L），加上硅晶圆技术低廉的制造成本，使得RF CMOS产品未来的发展深具潜力。
由这些式子可知fmax，和NFmin与制程电阻很有关系。根据日本东芝公司在今年的VLSI技术会议中所发表的数据可以发现，当L缩小至0.25 mm以后，即使采用制程也难以有效地提升fmax，而且noise 特性将严重的恶化，所以应用T-型制程是未来不得不然的作法。
实际上，T-型制程并不是一个新的概念，例如在三五族半导体（如GaAs）高速场效晶体管制作中已被广泛地应用。一般的作法是采用光阻剥落法）方式来形成T-型制程。通常采用三层（亦有人用两层）不同感光特性的光阻，经过两次曝光显影的程序，形成上宽下窄的凹槽样式，并在此凹槽的底部露出基板；而后将金属溅射沉积于凹槽内与光阻上，再以超音波振荡法将光阻与其上的金属去除，留下的原凹槽内的金属即成为T-型制程。应用在GaAs MESFET的T-型金属制程的扫瞄式电子显微镜（SEM）相片，即采用上述lift-off方式完成。不过此种方式对Si MOS晶体管而言并不适用，主要是因为制程控制性的考虑。因此，必须发展lift-off以外的方法来形成T-型制程。
利用选择性硅或硅锗磊晶技术，在poly-Si制程及源/汲极上成长硅或硅锗层。此种方式即所谓的升起式源/汲极晶体管结构， 因为选择性硅或硅锗磊晶层使源/汲极部份向上延伸。这种结构可使源/汲极在制程氧化层下的接面深度变浅，对于组件的短信道效应控制有很好的效果且不会牺牲驱动能力。此种方式搭配制程使组件的电阻能进一步降低。不过此种方法和上述金属选择性沉积方法一样有制程控制的问题，容易造成的现象。虽然有人提出两次边衬的方法来减少bridging机率，但仍无法完全避免且使制程变得更复杂。
另一种金属T-型制程的作法：首先也是和传统一致的作法形成poly-Si制程及源/汲极部分，而后以CVD沉积一氧化层，再把poly-Si制程以选择性湿蚀刻方式去除。由于原先成长之制程氧化层在上述处理时有被损害的疑虑，所以也须去除并再成长新的制程氧化层，之后再沉积一金属层并经一微影蚀刻步骤使成为T-型制程。此金属层系采用W/TiN结沟。此种作法可将组件的高温退火程序在形成金属制程之前先行处理，但整体而言过于复杂，而且 T-型制程的定义为非自我对准方式（non-self-aligned），对于组件积成密度，生产成本，与门极和源/汲极之间的寄生电容都有不良的影响。此外，虽然T-型结构可降低制程电阻， 但无法降低源/汲极部份的寄生电阻，影响组件的运作特性。
上述的制程都存在一本质的问题，也就是由于T-型制程结构遮蔽于源/汲极之上，造成之间寄生电容的增加，如果是非自我对准的方式则情形更严重。当组件尺吋缩小后，此寄生电容对组件高频特性的影响将会变大。
STAIR也可在进行骤后进行salicide程序。由于T-型制程结构的遮蔽效应，所以在PVD沉积时会在制程边缘形成金属层断续不相连的状态。在 salicide制程后，同样以氧化层沉积包覆组件，使形成一空气边衬。
STAIR的电性结果亦已获得验证。在Ti的结果中，传统的制程有严重的n样本的电阻值一开始会随L缩小而减少，直到0.2微米后才因narrow-line的作用上升，但仍比传统制程改善甚多。至于Co salicide的结果，由于传统的制程并没有，所以STAIR样本的片电阻值随L缩小而减少。
展示由STAIR方式制作的 0.25微米n型信道MOSFET的特性，和传统的 poly-Si制程组件相较，展现极佳的驱动能力。这是由于Co salicide有效地降低源/汲极的接触电阻。从组件的互导对L的关系可明暸 ，STAIR组件由于极小的的寄生电阻，所以 Gm在微米范围内仍能遵循理想的关系（～l/L）。由上述结果可知道，STAIR方法可降低闸/源/汲极的寄生电阻及寄生电容，所以是一种非常理想的制程，很适用于未来高频电路的制作。
制程技术进入微米纪元后将会有重大的变革。对于CMOS ULSI产品的制作，dual-poly已成为0.25微米之后技术的主要方式，以加强对PMOS组件特性的控制。此方式所衍生的硼穿透现象，多数的厂商将以氧化层氮化处理的方法解决。制程的载子空乏是另一个重要的问题，由于掺杂物固态溶解度的限制，poly-Si制程的空乏效应将随氧化层缩小而加重，造成发展的瓶颈。
Poly-SiGe相较于poly-Si制程技术具有较好的硼穿透效应的控制及较轻微的空乏效应，而且可藉由调配Ge含量来协助组件Vth 的调整，所以引起多方的关注，在0.18微米后的应用极具潜力。未来采用dual-poly或 single-poly的方式，相关加工制程的发展， 以及組件可靠性分析等，都是研究的重点。
对于降低微米组件的寄生电阻有极大的帮助。传统TiSi2的应用会遇到窄线宽效应以及制程条件范围窄化的限制，可藉由PAI、提高金属沉积温度、或 Mo掺杂等处理方式加以改善。另外改用NiSi或CoSi2，也是具有潜力的技术，尤其是后者，已为多家公司研发中心所采用，隐然有成为主流技术的样式。
在0.1微米以后的组件制作，一般预测金属制程结构将会取代多晶制程，主要是由于其低电阻与无载子空乏的优点。就目前的研发状况来看，PVD TiN似乎是最符合mid-gap材质、热稳定性高、附着力强及容易加工等多项需求的选择。另一方面，顺应组件缩小化的趋势，高介电系数的制程介电层极有可能会在0.l微米以后取代传统的氧化层。这是由于制程氧化层的厚度已到了应用的极限（～2 nm）[77]，为了在不增加漏电流的前题下提升组件驱动力，应用较厚的高介电材质是必然的想法。虽然目前尚未找到可取代氧化层的材料，但多位专家仍预期采用高介电材质的可能性极高。所以制作良好特性的金属制程/高介电材质的MOS晶体管将是未来所须面临的挑战。
关于RF MOS的应用，对降低制程寄生电阻的需求更为殷切，基于此，在0.25微米之后使用T型制程结构将是必然的驱势。T型制程由于在微米组件的效果十分显著，对于提升RF MOS的高频切换及噪声特性非常有帮助。在本文中我们已介绍数种可应用在硅晶圆制程的技术，未来发展的状况将视其与现有制程的兼容性、控制性、复杂性、自我对准能力等因素考虑。
【关键词】微米；T-型制程；发展趋势
T-型制程技术是从改善制程结构来加强组件特性，特别是在高频运作方面。其中在制程和氧化层接口的制程宽度仍为微米尺，可以维持短信道组件的高驱动力优势；另一方面，在制程的上半部呈延伸的形状，所以截面较宽，可降低制程的寄生电阻。这可计算结果了解，在相同的延伸宽度条件下，L愈小，则改善的效果愈大。
当延伸宽度△L分别为0和0.1μm时，计算T-型制程宽度L的关系。其中假设T-型制程由单一材料组成，T1和T2分别为0.1和0.2μm ，制程寄生电阻的影响主要反应在电路的特性上。在数字电路方面，会造成逻辑闸传输的延迟。在RF电路方面，则会严重影响到组件的fmax及噪声特性。RF CMOS是近年来相当热门的研究主题，传统的RF IC市场基于高频特性的考虑，多为三五族半导体（如 GaAs）组件或Si双载子晶体管技术所主宰，CMOS由于受限于材料的性质，所以很少应用于此领域。不过进入微米纪元后，组件驱动能力明显的提升（～ l/L），加上硅晶圆技术低廉的制造成本，使得RF CMOS产品未来的发展深具潜力。
由这些式子可知fmax，和NFmin与制程电阻很有关系。根据日本东芝公司在今年的VLSI技术会议中所发表的数据可以发现，当L缩小至0.25 mm以后，即使采用制程也难以有效地提升fmax，而且noise 特性将严重的恶化，所以应用T-型制程是未来不得不然的作法。
实际上，T-型制程并不是一个新的概念，例如在三五族半导体（如GaAs）高速场效晶体管制作中已被广泛地应用。一般的作法是采用光阻剥落法）方式来形成T-型制程。通常采用三层（亦有人用两层）不同感光特性的光阻，经过两次曝光显影的程序，形成上宽下窄的凹槽样式，并在此凹槽的底部露出基板；而后将金属溅射沉积于凹槽内与光阻上，再以超音波振荡法将光阻与其上的金属去除，留下的原凹槽内的金属即成为T-型制程。应用在GaAs MESFET的T-型金属制程的扫瞄式电子显微镜（SEM）相片，即采用上述lift-off方式完成。不过此种方式对Si MOS晶体管而言并不适用，主要是因为制程控制性的考虑。因此，必须发展lift-off以外的方法来形成T-型制程。
利用选择性硅或硅锗磊晶技术，在poly-Si制程及源/汲极上成长硅或硅锗层。此种方式即所谓的升起式源/汲极晶体管结构， 因为选择性硅或硅锗磊晶层使源/汲极部份向上延伸。这种结构可使源/汲极在制程氧化层下的接面深度变浅，对于组件的短信道效应控制有很好的效果且不会牺牲驱动能力。此种方式搭配制程使组件的电阻能进一步降低。不过此种方法和上述金属选择性沉积方法一样有制程控制的问题，容易造成的现象。虽然有人提出两次边衬的方法来减少bridging机率，但仍无法完全避免且使制程变得更复杂。
另一种金属T-型制程的作法：首先也是和传统一致的作法形成poly-Si制程及源/汲极部分，而后以CVD沉积一氧化层，再把poly-Si制程以选择性湿蚀刻方式去除。由于原先成长之制程氧化层在上述处理时有被损害的疑虑，所以也须去除并再成长新的制程氧化层，之后再沉积一金属层并经一微影蚀刻步骤使成为T-型制程。此金属层系采用W/TiN结沟。此种作法可将组件的高温退火程序在形成金属制程之前先行处理，但整体而言过于复杂，而且 T-型制程的定义为非自我对准方式（non-self-aligned），对于组件积成密度，生产成本，与门极和源/汲极之间的寄生电容都有不良的影响。此外，虽然T-型结构可降低制程电阻， 但无法降低源/汲极部份的寄生电阻，影响组件的运作特性。
上述的制程都存在一本质的问题，也就是由于T-型制程结构遮蔽于源/汲极之上，造成之间寄生电容的增加，如果是非自我对准的方式则情形更严重。当组件尺吋缩小后，此寄生电容对组件高频特性的影响将会变大。
STAIR也可在进行骤后进行salicide程序。由于T-型制程结构的遮蔽效应，所以在PVD沉积时会在制程边缘形成金属层断续不相连的状态。在 salicide制程后，同样以氧化层沉积包覆组件，使形成一空气边衬。
STAIR的电性结果亦已获得验证。在Ti的结果中，传统的制程有严重的n样本的电阻值一开始会随L缩小而减少，直到0.2微米后才因narrow-line的作用上升，但仍比传统制程改善甚多。至于Co salicide的结果，由于传统的制程并没有，所以STAIR样本的片电阻值随L缩小而减少。
展示由STAIR方式制作的 0.25微米n型信道MOSFET的特性，和传统的 poly-Si制程组件相较，展现极佳的驱动能力。这是由于Co salicide有效地降低源/汲极的接触电阻。从组件的互导对L的关系可明暸 ，STAIR组件由于极小的的寄生电阻，所以 Gm在微米范围内仍能遵循理想的关系（～l/L）。由上述结果可知道，STAIR方法可降低闸/源/汲极的寄生电阻及寄生电容，所以是一种非常理想的制程，很适用于未来高频电路的制作。
制程技术进入微米纪元后将会有重大的变革。对于CMOS ULSI产品的制作，dual-poly已成为0.25微米之后技术的主要方式，以加强对PMOS组件特性的控制。此方式所衍生的硼穿透现象，多数的厂商将以氧化层氮化处理的方法解决。制程的载子空乏是另一个重要的问题，由于掺杂物固态溶解度的限制，poly-Si制程的空乏效应将随氧化层缩小而加重，造成发展的瓶颈。
Poly-SiGe相较于poly-Si制程技术具有较好的硼穿透效应的控制及较轻微的空乏效应，而且可藉由调配Ge含量来协助组件Vth 的调整，所以引起多方的关注，在0.18微米后的应用极具潜力。未来采用dual-poly或 single-poly的方式，相关加工制程的发展， 以及組件可靠性分析等，都是研究的重点。
对于降低微米组件的寄生电阻有极大的帮助。传统TiSi2的应用会遇到窄线宽效应以及制程条件范围窄化的限制，可藉由PAI、提高金属沉积温度、或 Mo掺杂等处理方式加以改善。另外改用NiSi或CoSi2，也是具有潜力的技术，尤其是后者，已为多家公司研发中心所采用，隐然有成为主流技术的样式。
在0.1微米以后的组件制作，一般预测金属制程结构将会取代多晶制程，主要是由于其低电阻与无载子空乏的优点。就目前的研发状况来看，PVD TiN似乎是最符合mid-gap材质、热稳定性高、附着力强及容易加工等多项需求的选择。另一方面，顺应组件缩小化的趋势，高介电系数的制程介电层极有可能会在0.l微米以后取代传统的氧化层。这是由于制程氧化层的厚度已到了应用的极限（～2 nm）[77]，为了在不增加漏电流的前题下提升组件驱动力，应用较厚的高介电材质是必然的想法。虽然目前尚未找到可取代氧化层的材料，但多位专家仍预期采用高介电材质的可能性极高。所以制作良好特性的金属制程/高介电材质的MOS晶体管将是未来所须面临的挑战。
关于RF MOS的应用，对降低制程寄生电阻的需求更为殷切，基于此，在0.25微米之后使用T型制程结构将是必然的驱势。T型制程由于在微米组件的效果十分显著，对于提升RF MOS的高频切换及噪声特性非常有帮助。在本文中我们已介绍数种可应用在硅晶圆制程的技术，未来发展的状况将视其与现有制程的兼容性、控制性、复杂性、自我对准能力等因素考虑。