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基于现场可编程门阵列FPGA(系Field Programmable Gate Array的缩写)的电路系统设计,是目前数字电路设计的主流方法之一。本文阐述了基于FPGA的加减计时器设计方法,提出了系统电路的设计思路及合理方案,该设计计时器兼备秒加计时和秒减倒计时的功能。并借助于Quartus II开发平台完成仿真设计,通过FPGA硬件实验箱进行测试,验证结果表明本文提出的设计方案正确可行。