“龙腾”R2微处理器Cache单元的设计与实现

• 作 者: 屈文新 樊晓桠
• 机 构: 西北工业大学航空微电子中心
• 出 处: 计算机工程与应用
• 发表日期: 2006年17期
• 关键词: 高速缓冲存储器 一级Cache 二级CACHE CACHE一致性 RISC cache cache coherent

合理地组织一个多级的高速缓冲存储器（Cache）是一种有效的减少存储器访问延迟的方法。论文提出了一种设计32位超标量微处理器Cache单元的结构，讨论了一级Cache、二级Cache设计中的关键技术，介绍了Cache一致性协议的实现．满足了“龙腾”R2微处理器芯片的设计要求。整个芯片采用0．18um CMOS工艺实现，芯片面积在4.1mm×4，1mm之内．微处理器核心频率超过233 MHz，功耗小于1.5W。