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一种0．18μm特大规模芯片快速收敛的设计方法

来源 :微电子学 | 被引量 : 0次 | 上传用户：tmdjapanese
【摘 要】
：
在0.18 μm下,时序收敛的关键是互连线延时问题.文章介绍了一种时序快速收敛的RTL到GDSII的设计方法,该方法有效地消除了逻辑综合和物理设计之间的迭代.采用一个450万门超大
【作 者】
：
霍津哲 蒋见花 周玉梅 
【机 构】
：
中国科学院
【出 处】
：
微电子学
【发表日期】
：
2005年3期
【关键词】
：
深亚微米 特大规模集成电路 线延时 时序收敛 Deep submicron  ULSI  Wire delay  Timing convergence 
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在0.18 μm下,时序收敛的关键是互连线延时问题.文章介绍了一种时序快速收敛的RTL到GDSII的设计方法,该方法有效地消除了逻辑综合和物理设计之间的迭代.采用一个450万门超大规模DSP芯片设计验证了该方法.实例设计结果表明,这种新的方法不但有效地解决了互连线时延的问题,而且缩短了芯片的设计周期.
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