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介绍一种基于FPGA的TCP段乱序重排设计与实现,记录乱序报文起止序号,通过并行比较确定新收报文的相对位置,将序号写入偏移缓存数据,完成乱序重排.该方法具有逻辑简单、处理效率高及资源消耗低的优点,测试表明以该方法实现的TCP硬件协议栈数据收发速率达到9.388 Gb/s.
基于FPGA的TCP段乱序重排设计与实现
【摘 要】
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介绍一种基于FPGA的TCP段乱序重排设计与实现,记录乱序报文起止序号,通过并行比较确定新收报文的相对位置,将序号写入偏移缓存数据,完成乱序重排.该方法具有逻辑简单、处理效
【机 构】
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中国电子科技集团公司第三十研究所,四川成都 610041
【出 处】
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通信电源技术
【发表日期】
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2020年24期
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