【摘 要】
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设计了一个应用于SFI-5接口的2·5Gb/s/ch数据恢复电路.应用一个延迟锁相环,将数据的眼图中心调整为与参考时钟的上升沿对准,因而同步了并行恢复数据,并降低了误码率.采用TSM
【机 构】
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东南大学射频与光电集成电路研究所,东南大学射频与光电集成电路研究所,东南大学射频与光电集成电路研究所 南京210096,南京210096,南京210096
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设计了一个应用于SFI-5接口的2·5Gb/s/ch数据恢复电路.应用一个延迟锁相环,将数据的眼图中心调整为与参考时钟的上升沿对准,因而同步了并行恢复数据,并降低了误码率.采用TSMC标准的0·18μm CMOS工艺制作了一个单通道的2·5Gb/s/ch数据恢复电路,其面积为0·46mm2.输入231-1伪随机序列,恢复出2·5Gb/s数据的均方抖动为3·3ps.在误码率为10-12的条件下,电路的灵敏度小于20mV.
A 2.5Gb / s / ch data recovery circuit designed for the SFI-5 interface was designed using a delay-locked loop to center the eye of the data on the rising edge of the reference clock, thus synchronizing the parallel recovery Data and reduced the bit error rate.The single channel 2.5Gb / s / ch data recovery circuit with 0.46mm2 area is fabricated by TSMC standard 0.18μm CMOS process.The input 231-1 pseudo-random sequence, The mean square jitter for recovering 2.5Gb / s data is 3.3ps, and the sensitivity of the circuit is less than 20mV at a bit error rate of 10-12.
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