高速先进加密算法（AES）IP核的VLSI实现

• 作 者: 王晶 曾晓洋 陈俊 韩军
• 机 构: 复旦大学专用集成电路与系统国家重点实验室
• 出 处: 小型微型计算机系统
• 发表日期: 2007年3期
• 关键词: 高速 AES 流水线 high-speed AES pipeline VLSI

提出了一种针对高速先进密码算法（AES）IP核的VLSI实现方案．首先，该方案从算法级出发，提出了降低密钥扩展模块硬件复杂度的途径；然后，在电路级本文采用了轮间和轮内相结合的流水线结构解决方案，有效地缩短关键路径，从而提高芯片系统的数据吞吐率．最后，基于SMIC 0．18um标准CMOS工艺，AES的面积为164K—gates，最高时钟频率可达到400MHz，数据吞吐率为51．2Gbps．