智能模值控制的数字锁相环的FPGA设计与分析

• 作 者: 林祚成 谢华 李力
• 机 构: 电子科技大学自动化工程学院
• 出 处: 计算机测量与控制
• 发表日期: 2010年1期
• 关键词: FPGA 数字锁相环 K模计数器 智能模值控制 FPGA DPLL （Digital Phase-locked Loop） K modulus counte

锁相环器件的数字集成化，使得全数字锁相环在数字通信中得到了极为广泛的应用；传统的K模计数器构成的数字锁相环虽然实现简单，但无法同时顾及到环路锁定时间和相位抖动噪声，因此设计了一种基于FPGA的智能控制K模计数器模值的数字锁相环；该设计能够在环路工作的不同阶段自动调整K模计数器的模值大小，从而实现了在缩短环路锁定时间的同时减小相位噪声误差；实际应用结果表明，该设计在低频段的频率跟踪应用中，系统的捕获时间有明显的缩短，相位抖动噪声也得到良好的控制。