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本文描述了一个异步FIFO的完整VHDL设计过程，并附了主要的程序代码和仿真结果。就异步FIFO设计中的如何同步异步信号、避免产生亚稳态和空满标志如何产生问题结合设计实例进行了详细的描述。
一种异步FIFO的VHDL实现
【摘 要】
：
本文描述了一个异步FIFO的完整VHDL设计过程，并附了主要的程序代码和仿真结果。就异步FIFO设计中的如何同步异步信号、避免产生亚稳态和空满标志如何产生问题结合设计实例进行
【机 构】
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电子科技大学
【出 处】
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现代传输
【发表日期】
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2009年5期
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