【摘 要】
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在逻辑复杂的大型数字电路设计调试过程中,通常遇到各种逻辑器件的建立时间不一致的问题。在数据总线呈流水线结构、被多个器件定时锁存、穿越不同长度路径并多次缓存驱动的
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在逻辑复杂的大型数字电路设计调试过程中,通常遇到各种逻辑器件的建立时间不一致的问题。在数据总线呈流水线结构、被多个器件定时锁存、穿越不同长度路径并多次缓存驱动的情况下,根据各种器件的建立时间来推算时钟的延迟将是一桩烦琐的事情。一般可采用多相时钟和或多频时钟的方法来解决此类问题,但这种方法会导致时钟变形的问题。
In the logic of complex design and debugging of large digital circuits, usually encountered a variety of logic device build time inconsistent problems. When the data bus is pipelined, latched by multiple devices, traversed across different lengths of paths, and cached multiple times, it is a tedious task to figure out clock delays based on the settling time of various devices. Such problems can generally be solved by using multi-phase clocks and / or multi-frequency clocks, but this method can cause clock distortion problems.
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