基于VHDL的MBA-WT乘法器设计

• 作 者: 范铁强 方青
• 机 构: 哈尔滨铁路局总值班室,天津大学自动化学院
• 出 处: 黑龙江水专学报
• 发表日期: 2006年3期
• 关键词: VHDL 乘法器 MBA WT VHDL multiplier MBA WT

分析了设计高速乘法器所用的算法，并且基于VHDL硬件描述语言设计出了一个16位MBA-WT乘法器。该乘法器采用了改进Booth算法，可使部分积的个数减少1/2；也采用Wallace树型结构的加法器，完成N个部分积需要O（logN）次加法时间；再使用超前进位加法器得到最后乘积来进一步提高电路的运算速度。整个设计用VHDL语言实现并由Modelsim以及Synpllfy仿真验证。