二维5/3小波变换在并行计算单元中的设计实现

• 作 者: 温琳卉 谢憬 王国兴
• 机 构: 上海交通大学微电子学院
• 出 处: 微电子学与计算机
• 发表日期: 2013年7期
• 关键词: 5 3整数小波提升变换 并行计算单元 硬件设计 FPGA 5/3 integer lifting-base scheme parallel computing
• 基金项目: 国家“八六三”计划项目（2009AA011705）

本文提出了一种针对整数二维5/3小波提升算法的并行计算设计方案,其整体结构具有行变换与列变换之间并行计算、数据分组输入、不同行变换（列变换）之间并行计算的特点.文中重点介绍了该小波提升算法的取整处理模式、算法改进和硬件设计实现等方面.本文结构平均每周期输出2个变换结果,完成对N×N大小图像的处理需花费大约N2/2个时钟周期,同时在FPGA中实现最高同步时钟频率394.415MHz