一种新型快速全数字锁相环的研究

• 作 者: 单长虹 邓国扬
• 机 构: 南华大学电气工程学院
• 出 处: 系统仿真学报
• 发表日期: 2003年04期
• 关键词: 快速全数字锁相环 鉴相器 抗噪声性能 数字通信 all digital phase-locked loop VHDL simulation SOC

提出了一种具有自动变模控制的快速全数字锁相环。该系统利用鉴相器的输出信号进行快捕区、慢捕区和锁定区的切换,并通过对数字环路滤波器的模数进行自动调节,来实现对环路带宽的实时控制。它能够有效地克服环路捕捉时间与抗噪声性能的矛盾。具有同步建立时间短、抗干扰能力强、静态相差小和易于集成等特点。该文介绍了该锁相环的原理和实现,并对其性能进行了分析和计算机仿真。