【摘 要】
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分析了由超高速易重用单元构造的树型和串行组合结构,实现了在输入半速率时钟条件下10路到1路吉比特率并串转换.通过理论推导着重讨论了器件延时和时钟畸变对并串转换的影响,
【机 构】
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东南大学射频与光电集成电路研究所暨东南大学-华邦电子联合研究中心
【基金项目】
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国家 8 63高技术计划 (2 0 0 1AA12 10 74) ;国家杰出青年科学基金 (6982 5 10 1)资助
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分析了由超高速易重用单元构造的树型和串行组合结构,实现了在输入半速率时钟条件下10路到1路吉比特率并串转换.通过理论推导着重讨论了器件延时和时钟畸变对并串转换的影响,指出了解决途径.芯片基于0.35 μm CMOS工艺,采用全定制设计,芯片面积为24.19 mm2.串行数据输出的最高工作速率达到1.62 Gbps,可满足不同吉比特率通信系统的要求.在1.25 Gbps标准速率,工作电压3.3 V,负载为50 Ω的条件下,功耗为174.84 mW,输出电压峰-峰值可达到2.42 V,占空比为49%,抖动为3
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