Verilog HDL设计实例及其仿真与综合

• 作 者: 王长宏 应建华
• 机 构: 华中科技大学图像识别与人工智能研究所,华中科技大学图像识别与人工智能研究所,华中科技大学图像识别与人工智能研究所,华中科技大学图像识别与人工智能研究所 武汉430074,武汉430074,武汉4300
• 出 处: 电子工程师
• 发表日期: 2001年12期
• 关键词: Verilog 数字电子 电子设计自动化 逻辑综合 系统仿真 VHDL Synopsys 硬件描述语言 设计过程 电子系统设计

介绍了 Verilog HDL的特点 ;讨论了 EDA技术的设计思路 ;针对数字电子系统 ,用 Verilog HDL设计了一个篮球 30秒计时器 ,并在 Cadence和 Synopsys环境下成功地进行了仿真和逻辑综合

Introduced the characteristics of Verilog HDL; discussed the design idea of ​​EDA technology; designed a digital 30 seconds timer with Verilog HDL for digital electronic system and successfully simulated and synthesized in Cadence and Synopsys