Verilog到VHDL翻译器的设计与实现

来源 :计算机工程与设计 | 被引量 : 0次 | 上传用户：zwfyazl

【摘要】

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描述了一个Verilog到VHDL翻译器Verilog2VHDL的设计与实现.首先将Verilog模块转换为中间格式,然后按照预定义的翻译规则,生成功能等价的VHDL设计实体.该翻译器目前只支持Veri

【作者】

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安健吴悦杨洪斌李俊红

【机构】

：

上海大学,上海大学

【出处】

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计算机工程与设计

【发表日期】

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2005年10期

【关键词】

：

VERILOG VHDL 翻译器 verilog VHDL translator

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描述了一个Verilog到VHDL翻译器Verilog2VHDL的设计与实现.首先将Verilog模块转换为中间格式,然后按照预定义的翻译规则,生成功能等价的VHDL设计实体.该翻译器目前只支持Verilog的一个子集.通过Verilog2VHDL,使得在Verilog-VHDL混合设计环境中重用Verilog设计成为可能.

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