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本文针对A律13折线法的算法特点,提出一种并行数据处理算法,实现了编码的流水线操作。运用VHDL语言将其在FPGA中实现,借助quartus II6.0平台进行验证,并对验证结果进行分析,评估了系统的性能,证实了该算法的优越性和高效性。
基于FPGA快速A律压缩编码的设计与实现
【摘 要】
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本文针对A律13折线法的算法特点,提出一种并行数据处理算法,实现了编码的流水线操作。运用VHDL语言将其在FPGA中实现,借助quartus II6.0平台进行验证,并对验证结果进行分析,
【机 构】
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南昌大学信息工程学院电子系,南昌大学材料科学与工程学院
【出 处】
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微计算机信息
【发表日期】
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2008年17期
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