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电路的日益复杂和集成度的不断提高，测试已成为集成电路设计中费用最高、难度最大的一个环节。本文主要讨论了测试中伪随机测试矢量的生成，并提出了改进其周期的办法，从而能大大提高故障的覆盖率。最后通过硬件描述语言Verilog在QuartusⅡ软件下进行仿真，验证了其正确性。
数字集成电路测试中测试矢量的生成
【摘 要】
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电路的日益复杂和集成度的不断提高，测试已成为集成电路设计中费用最高、难度最大的一个环节。本文主要讨论了测试中伪随机测试矢量的生成，并提出了改进其周期的办法，从而能大大
【机 构】
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桂林电子科技大学计算机辅助测试教研室
【出 处】
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世界电子元器件
【发表日期】
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2007年2期
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