【摘 要】
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针对在FPGA内部产生高速m序列时,处理时钟频率远低于数据生成速率的问题,采用延迟法、等效法和代换法3种方式,设计了并行m序列产生的并行结构,并在FPGA上进行了实现。经过测
【机 构】
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中国电子科技集团公司第五十四研究所
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针对在FPGA内部产生高速m序列时,处理时钟频率远低于数据生成速率的问题,采用延迟法、等效法和代换法3种方式,设计了并行m序列产生的并行结构,并在FPGA上进行了实现。经过测试,生成的并行m序列完全符合标准格式要求。这种并行结构在高速通信系统中的加解扰、误码测试和编译码测试等环节取得了较好的应用效果。
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