【摘 要】
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采用0．18um及以下工艺设计高性能的VLSI芯片面临着诸多挑战，如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相
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采用0．18um及以下工艺设计高性能的VLSI芯片面临着诸多挑战，如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂，使芯片版图设计师需深入介入物理设计，选用有效的EDA工具，结合电路特点开发有针对性的后端设计流程。文章介绍了采用Cadence公司SocEncounter后端工具对基于0．18um工艺的ASIC芯片后端设计过程，分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚
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