基于Verilog HDL的FIR数字滤波器设计与仿真

• 作 者: 江健康
• 机 构: 西安第二炮兵工程学院
• 出 处: 微计算机信息
• 发表日期: 2007年03Z期
• 关键词: CPLD/FPGA VERILOG HDL FIR 仿真 CPLD/FPGA Verilog HDL FIR QuartusⅡ simulation

本文主要分析了FIR数字滤波器的基本结构和硬件构成特点,简要介绍了FIR滤波器实现的方式优缺点;结合Altera公司的Stratix系列产品的特点,以一个基于MAC的8阶FIR数字滤波器的设计为例,给出了使用Verilog硬件描述语言进行数字逻辑设计的过程和方法,并且在QuartusⅡ的集成开发环境下编写HDL代码,进行综合;利用QuartusⅡ内部的仿真器对设计做脉冲响应仿真和验证。