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终端产品的上市时间在不断缩短，意味着元件必须易于应用，而且满足终端产品更轻盈、小巧的要求，既在日益缩小的空间内集成更多的功能。这及其它种种元素推动了元件向更高集成度发展的趋势。在本文中，我们将从功率转换器方面看这一趋势的发展，说明单片集成水平的提高，以及要在相同的板级裸片上“塞入”更多信号和功率功能所带来的相应技术挑战。此外还适时地指出单片集成的挑战可以通过使用多芯片封装来化解。
非同步降压控制器
图1所示为降压 (step-down) 开关调节器调节电压的简单例子。当中，控制器感测输出电压 (VFB 引脚)，并将其与1.2V的内部参考 电压比较，获得的误差信号可通过驱动级 (DRV 引脚) 来驱动MOSFETT1的占空比。这是非同步整流电路，即这时电感电流经肖特基二极管D2蓄流而不是“低边 (low side)”MOSFET。性能坚固的MOSFET旁路管会驱动电感并保护IC免受电感的不良影响 (稍后详述)。可用于驱动12V的偏置电压——加上5V的电源——简化了晶体管T1的驱动，因此无需采用电荷泵把T1的栅级驱动到5V以上。
同步降压控制器
图2显示了同步降压控制器。当中T1关断期间，电流于同步MOSFET (T2) 内重新循环。其优点是T2的导通阻抗远低于非同步情况中肖特基二极管的降压，欧姆损耗更少,效率更高。在本例里，IC只依赖于单电源Vin，故电荷泵 (Dcp、Ccp) 必不可少。使用电荷泵的结果是不得不把节点VSW引进出IC。这样一来，IC不再通过功率MOSFET与电感隔离，于是IC内的节点VSW 就暴露在电感终端的振铃现象之下。这种振铃可能具有几伏特的幅值，能使节点低于地电位，并面对触发毁坏IC的寄生现象的风险。
这些寄生现像产生的原因是大部分IC都建立在P型基底上。当VSW节点为负时，它能把任何数目的N型扩散区变为负。因此产生一个寄生N-P-N结构，其发射极节点不必直接连至VSW.
以图2的HDRV引脚为例，在HDRV内部，一般含有用来关断T1的NMOS下拉式晶体管T3。它的漏极与MOSFET栅级 (而非VSW) 相连，但由于当VSW 变为负时被导通，因此其漏极会与源极电压相同，后者又和VSW 相连。一旦被VSW驱使为负，寄生NPN (见图2，其发射极接HDRV，基极接地) 导通，并向基底注入电流。这可见于图3，该图为下拉式HDRV可能采用的NDMOS晶体管的横截面。注意源极和P型体区 (Pbody) (图3中的PDIFF) 连接在一起，以避免VSW导通结区。但在应用中，器件是导通的，漏极将会跟随源极而低于接地。
在IC中对负振铃进行钳位并不能解决寄生问题，因为该电流一般比IC所能传导的能力高。最好的解决方案 (如可行的话) 是把P型体区及源极和漏极与具有N型扩散的基底完全隔离开来，如图4所示。包含了N型埋层 (NBL) 和沟道 (Sink) 的隔离层终端NISO与启动电压连接，其偏置一般为高于VSW引脚(5V或12V)。
同步降压调节器
在同步降压调节器 (图5) 中，硅片上集成了功率晶体管。对IC而言，这也许是最坏的情形，必须承受处理满负载电流和电压的双重压力。它还得处理有高温、在导通周期开始时功率晶体管的体二极管导通，以及电感振铃等诸多问题。
另一方面，功率管的集成使IC设计人员可以灵活地选择输出类型及关键时序。举例说，图5的电路在H桥中使用了PMOS (T1)，这是单片电路中常见的方案。这利用晶体管消除任何寄生接地的产生，因为只要没有超过P型漏极到N型体区的击穿电压P型功率管漏极是可变为负。
同步MOSFET固有二极管D2的正向偏置
图6是从关断同步MOSFETT2到导通MOSFETT1的电感电流示意图。为了避免由于两个晶体管同时导通而引起贯通电流 (Shoot-Through Current)，引入死区时间 (dead-time) ，在这期间两个晶体管都处于关断状态。在死区时间内，电感电流通过D2 (即T2的体二极管) 流向接地。因此，在这期间，VSW节点会因二极管D2正向导通低于地电位。这个情况很糟糕，因为一般总是把接地作为IC中最大的负偏置点 (至少在单电源应用中如是)。事实上，在这情形中，VSW节点的任何N型材料都将作为双极NPN晶体管(图6中的Q2) 正向偏置基极发射极结之发射极，该晶体管的基极为P型基底材料 (接地)、集电极为任一相邻的N型掺杂岛。这种寄生NPN晶体管在这阶段内的每一周期都会导通，并向任何相邻岛注入杂散电流，如果不予以控制，将严重干扰电路的正常工作。
解决这个问题的方法之一是使用前面讨论过的把NISO、P型体区和源极作为二极管连接起来 (图7)，成为隔离器件。换言之，利用自己由NISO扩散形成的集电极 (图7中的NBL和沟道) 把寄生器件Q2变为有用的钳位二极管。要形成二极管，集电极和基极都需与地连接。IC必须在功率器件之下采用低阻抗系数的N埋层(NBL)。这是因为二极管钳位必须在死区时间内传导所有的电感电流，而且这个I×R (电感电流乘以NBL阻抗) 压降将驱使埋层为负。当驱动到负VBE电压时，钳位本身会变成发射极。
旁路晶体管固有二极管D1的正向偏置
图8是轻负载的例子，其中，DC电流小于电感纹波电流的幅度.电感电流从关断的同步MOSFETT2流向导通的MOSFETT1时，电感中的电流反向。在死区时间内，本例中的负电感电流必须经由 D1 (T1的漏极和源极之间的固有二极管) 流向Vcc。于是在这时间内，VSW节点会被二极管D1正向压降同等的电压量驱动到Vcc以上。
由于一般总是把VCC作为IC中最大的正偏置点 (电荷泵类特殊情况例外)，结果这个情况也很糟糕。面对目前的情形，VSW节点的任何P型材料都将成为双极PNP晶体管 (图8中的Q1) 正向偏置基极发射极结之发射极，该晶体管的基极为N型外延材料 (Vcc)，集电极为任一相邻P型掺杂材料。类似于前面的例子，这种寄生PNP晶体管在这阶段内的每一周期都会导通，并向基底注入杂散电流，如果不予以控制，将会造成损耗及干扰电路的正常工作。
这种寄生PNP的结构实际上是2个PNP的并联，并共用发射极和基极及多个集电极。其中一个集电极与基底集电极成垂直，被称之为’不良集电极’(bad collector)。而正常的集电极由P型源极所形成，并把电流送返电源。通常，不良的PNP不可能被消除，但却可以通过去除纵向PNP beta值大大减轻问题的严重性。这可利用前面讨论过的NISO层来完成。在图9，NBL层形成了基极集电极结，它通过减小载流子寿命及增加基极宽度来有效地去除纵向beta。它还有效地将注入发射极的电流转变为基极电流，因为它与源极导线互连，因此可将电流送返电源。
单片电路高集成的替代方案
寄生现象并不是提高单片电路集成度惟一令人头痛的问题。板上同一裸片上集成功率和信号晶体管也提出了其它挑战，例如明显的偏置、接地处理和正电源线超载问题，若其大小设定不正确，将产生干扰电路正确工作点的压降，从而造成很多问题。一个替代方案是多芯片封装或MCP (图10)，其优势是可以采用以较简单工艺制造的各种不同裸片，并与无源元件封装在一起。鉴于现在的芯片能够堆迭，这种封装技术可以非常紧凑，使其于面积相同的单片解决方案更有优势。然而，MCP中陶瓷基底的使用会导致成本增加。从性能 (速度) 的角度来看，MCP或模组优于非集成式解决方案，但却不及单片电路。
结 语
半导体技术发展的趋势，可称作摩尔定律 (Moore’s Law)。当应用于功率IC时，更高的集成向设计人员提出了非同寻常的挑战，尤其是在处理寄生问题方面。事实上，寄生现象的存在也许是使功率/模拟设计成为一门艺术而非单纯科学的原因。目前，没有SPICE仿真器能够对寄生晶体管的三维影响进行建模，只要这种情况仍然存在，模拟技术就将继续成为少数业内专家手中的“黑色魔法” (Black Magic)，然而这并没有什么坏处。
非同步降压控制器
图1所示为降压 (step-down) 开关调节器调节电压的简单例子。当中，控制器感测输出电压 (VFB 引脚)，并将其与1.2V的内部参考 电压比较，获得的误差信号可通过驱动级 (DRV 引脚) 来驱动MOSFETT1的占空比。这是非同步整流电路，即这时电感电流经肖特基二极管D2蓄流而不是“低边 (low side)”MOSFET。性能坚固的MOSFET旁路管会驱动电感并保护IC免受电感的不良影响 (稍后详述)。可用于驱动12V的偏置电压——加上5V的电源——简化了晶体管T1的驱动，因此无需采用电荷泵把T1的栅级驱动到5V以上。
同步降压控制器
图2显示了同步降压控制器。当中T1关断期间，电流于同步MOSFET (T2) 内重新循环。其优点是T2的导通阻抗远低于非同步情况中肖特基二极管的降压，欧姆损耗更少,效率更高。在本例里，IC只依赖于单电源Vin，故电荷泵 (Dcp、Ccp) 必不可少。使用电荷泵的结果是不得不把节点VSW引进出IC。这样一来，IC不再通过功率MOSFET与电感隔离，于是IC内的节点VSW 就暴露在电感终端的振铃现象之下。这种振铃可能具有几伏特的幅值，能使节点低于地电位，并面对触发毁坏IC的寄生现象的风险。
这些寄生现像产生的原因是大部分IC都建立在P型基底上。当VSW节点为负时，它能把任何数目的N型扩散区变为负。因此产生一个寄生N-P-N结构，其发射极节点不必直接连至VSW.
以图2的HDRV引脚为例，在HDRV内部，一般含有用来关断T1的NMOS下拉式晶体管T3。它的漏极与MOSFET栅级 (而非VSW) 相连，但由于当VSW 变为负时被导通，因此其漏极会与源极电压相同，后者又和VSW 相连。一旦被VSW驱使为负，寄生NPN (见图2，其发射极接HDRV，基极接地) 导通，并向基底注入电流。这可见于图3，该图为下拉式HDRV可能采用的NDMOS晶体管的横截面。注意源极和P型体区 (Pbody) (图3中的PDIFF) 连接在一起，以避免VSW导通结区。但在应用中，器件是导通的，漏极将会跟随源极而低于接地。
在IC中对负振铃进行钳位并不能解决寄生问题，因为该电流一般比IC所能传导的能力高。最好的解决方案 (如可行的话) 是把P型体区及源极和漏极与具有N型扩散的基底完全隔离开来，如图4所示。包含了N型埋层 (NBL) 和沟道 (Sink) 的隔离层终端NISO与启动电压连接，其偏置一般为高于VSW引脚(5V或12V)。
同步降压调节器
在同步降压调节器 (图5) 中，硅片上集成了功率晶体管。对IC而言，这也许是最坏的情形，必须承受处理满负载电流和电压的双重压力。它还得处理有高温、在导通周期开始时功率晶体管的体二极管导通，以及电感振铃等诸多问题。
另一方面，功率管的集成使IC设计人员可以灵活地选择输出类型及关键时序。举例说，图5的电路在H桥中使用了PMOS (T1)，这是单片电路中常见的方案。这利用晶体管消除任何寄生接地的产生，因为只要没有超过P型漏极到N型体区的击穿电压P型功率管漏极是可变为负。
同步MOSFET固有二极管D2的正向偏置
图6是从关断同步MOSFETT2到导通MOSFETT1的电感电流示意图。为了避免由于两个晶体管同时导通而引起贯通电流 (Shoot-Through Current)，引入死区时间 (dead-time) ，在这期间两个晶体管都处于关断状态。在死区时间内，电感电流通过D2 (即T2的体二极管) 流向接地。因此，在这期间，VSW节点会因二极管D2正向导通低于地电位。这个情况很糟糕，因为一般总是把接地作为IC中最大的负偏置点 (至少在单电源应用中如是)。事实上，在这情形中，VSW节点的任何N型材料都将作为双极NPN晶体管(图6中的Q2) 正向偏置基极发射极结之发射极，该晶体管的基极为P型基底材料 (接地)、集电极为任一相邻的N型掺杂岛。这种寄生NPN晶体管在这阶段内的每一周期都会导通，并向任何相邻岛注入杂散电流，如果不予以控制，将严重干扰电路的正常工作。
解决这个问题的方法之一是使用前面讨论过的把NISO、P型体区和源极作为二极管连接起来 (图7)，成为隔离器件。换言之，利用自己由NISO扩散形成的集电极 (图7中的NBL和沟道) 把寄生器件Q2变为有用的钳位二极管。要形成二极管，集电极和基极都需与地连接。IC必须在功率器件之下采用低阻抗系数的N埋层(NBL)。这是因为二极管钳位必须在死区时间内传导所有的电感电流，而且这个I×R (电感电流乘以NBL阻抗) 压降将驱使埋层为负。当驱动到负VBE电压时，钳位本身会变成发射极。
旁路晶体管固有二极管D1的正向偏置
图8是轻负载的例子，其中，DC电流小于电感纹波电流的幅度.电感电流从关断的同步MOSFETT2流向导通的MOSFETT1时，电感中的电流反向。在死区时间内，本例中的负电感电流必须经由 D1 (T1的漏极和源极之间的固有二极管) 流向Vcc。于是在这时间内，VSW节点会被二极管D1正向压降同等的电压量驱动到Vcc以上。
由于一般总是把VCC作为IC中最大的正偏置点 (电荷泵类特殊情况例外)，结果这个情况也很糟糕。面对目前的情形，VSW节点的任何P型材料都将成为双极PNP晶体管 (图8中的Q1) 正向偏置基极发射极结之发射极，该晶体管的基极为N型外延材料 (Vcc)，集电极为任一相邻P型掺杂材料。类似于前面的例子，这种寄生PNP晶体管在这阶段内的每一周期都会导通，并向基底注入杂散电流，如果不予以控制，将会造成损耗及干扰电路的正常工作。
这种寄生PNP的结构实际上是2个PNP的并联，并共用发射极和基极及多个集电极。其中一个集电极与基底集电极成垂直，被称之为’不良集电极’(bad collector)。而正常的集电极由P型源极所形成，并把电流送返电源。通常，不良的PNP不可能被消除，但却可以通过去除纵向PNP beta值大大减轻问题的严重性。这可利用前面讨论过的NISO层来完成。在图9，NBL层形成了基极集电极结，它通过减小载流子寿命及增加基极宽度来有效地去除纵向beta。它还有效地将注入发射极的电流转变为基极电流，因为它与源极导线互连，因此可将电流送返电源。
单片电路高集成的替代方案
寄生现象并不是提高单片电路集成度惟一令人头痛的问题。板上同一裸片上集成功率和信号晶体管也提出了其它挑战，例如明显的偏置、接地处理和正电源线超载问题，若其大小设定不正确，将产生干扰电路正确工作点的压降，从而造成很多问题。一个替代方案是多芯片封装或MCP (图10)，其优势是可以采用以较简单工艺制造的各种不同裸片，并与无源元件封装在一起。鉴于现在的芯片能够堆迭，这种封装技术可以非常紧凑，使其于面积相同的单片解决方案更有优势。然而，MCP中陶瓷基底的使用会导致成本增加。从性能 (速度) 的角度来看，MCP或模组优于非集成式解决方案，但却不及单片电路。
结 语
半导体技术发展的趋势，可称作摩尔定律 (Moore’s Law)。当应用于功率IC时，更高的集成向设计人员提出了非同寻常的挑战，尤其是在处理寄生问题方面。事实上，寄生现象的存在也许是使功率/模拟设计成为一门艺术而非单纯科学的原因。目前，没有SPICE仿真器能够对寄生晶体管的三维影响进行建模，只要这种情况仍然存在，模拟技术就将继续成为少数业内专家手中的“黑色魔法” (Black Magic)，然而这并没有什么坏处。